利用 Virtex-4 系列进行设计

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课程介绍

关于如何有效利用 Virtex™-4 FPGA 架构资源本课程着重于介绍和利用我们的最新器件提供的新增强资源。涉及的专题包括 Virtex-4 FPGA 简介，数字时钟管理器（DCM）和相位匹配时钟分频器（PMCD），全局和局部时钟控制技巧、存储器与 FIFO，以及源同步资源。该课程结合了模块与实验，实际动手实践原理应用。

适应水平

中级

培训时间

2 天

课程对象

有经验的 Xilinx 用户或参加过 FPGA 设计基础和性能设计课程的人员。学员应该对 Virtex-II、Virtex-II Pro 和 Virtex-II ProX FPGA 架构、ISE™ 软件、时序约束以及时序收敛技术有较扎实的了解。

必备条件

• FPGA 设计基础课程
• 性能设计课程
• 了解 Virtex-II、Virtex-II Pro 和 Virtex-II ProX FPGA 架构
• VHDL 或 Verilog 的中级知识

软件工具

• Xilinx ISE 8.1i
• Xilinx XST

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

• 利用 Virtex-4 全局时钟资源
• 利用 Virtex-4 局部时钟资源
• 利用 Virtex-4 FPGA DCM 进行设计
• 设计 Virtex-4 FPGA PMCD
• 讨论 Virtex-4 FPGA block RAM 和 FIFO 模块
• 使用 DSP48 模块
• 解释源同步资源

课程概要

第 1 天

• 简介
• 产品简介
• DCM 时钟管理
• PMCD 时钟管理
• 实验 1： DCM 时钟
• 时钟网络
• 实验 2：时钟资源

第 2 天

• 第 2 天内容简介
• I/O 和源同步资源
• 实验 3：利用源同步 I/O 资源
• Block RAM 存储器资源
• FIFO16 存储器资源
• 实验 4：利用 Block RAM 和 FIFO16
• XtremeDSP™ 技术 Slice
• 实验 5：利用 XtremeDSP 技术资源
• 配置
• 第二天回顾

实验介绍

• 实验 1 - DCM 时钟：利用 DCM 和 PMCD 设计时钟管理方案。
• 实验 2 - 时钟资源：利用全局和局部时钟网络。
• 实验 3 - 使用源同步 I/O 资源：创建针对网络应用的源同步设计接口。
• 实验 4 - 利用 Block RAM 和 FIFO16：利用 block RAM 的新特性和 FIFO16 专用资源。
• 实验 5 - 利用 XtremeDSP 资源：利用 DSP48 模块。