TMRTool

课程介绍

该全面课程全面介绍了设计中需要三重模块冗余的 Xilinx TMR (XTMR) 解决方案。XTMR 解决方案结合了 TMRTool，TMRTool 是一个专利软件应用程序，它为 Xilinx FPGA 的 TMR 处理提供了总体控制和灵活性。

TMRTool 使您轻松地在最大辐射免疫效应和面积、管脚、板布局等考虑因素之间做出权衡。

XTMR 解决方案由 TMR 和器件筛选组成。这种组合完全考虑了 FPGA 中特殊的可编程逻辑和布局资源，提供了最大的 SEU/SET 保护。课程涉及全部主题。

此次为期 1 天的课程提供了宝贵的动手经验，您可评估 TMR 的时序影响，以及面积、管脚等考虑因素。您将进行设计验证，以保证 pre-TMR 和 post-TMR 电路的功能完整性。

不了解 SEU/SET 考虑因素的学员，将全面了解到这些风险如何对常见器件，尤其是 FPGA 中使用的技术造成影响。

适应水平

基础到中等水平

培训时间

1 天

课程对象

任何根据 TMR 要求创建硬件的设计工程师包括太空部署或类似恶劣环境

必备条件

• 基本的数字设计知识

软件工具

• TMRTool 7.1
• ISE™ 7.1i
• ModelSim PE 6.0c

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

• 认识并能面对特殊 FPGA TMR 的挑战
• 针对 Xilinx FPGA 执行全面的 TMR
• 根据面积和管脚限制，区分 SEU/SET 风险优先级
• 将器件筛选与 TMR 策略结合
• 针对 TMR 设计创建有效的时序约束
• 修改测试平台，处理 post-TMR 电路
• 将 TMRTool 与标准 ISE 设计流程结合
• 为实现最大的 SEU/SET 免疫力选择最佳的整体解决方案

预览

请观看录制的时序收敛流程在线学习模块，预览 FPGA 设计课程中讲授的这一概念。

课程概要

• Virtex-II 辐射效应总结
• XTMR 和筛选简介
• 实验 1：TMRTool 基本流程
• XTMR 和 TMRTool 详述
• XTMR 和时序约束
• 实验 2：时序约束和设计验证
• 性能和应用问题
• 实验 3：性能和应用问题
• 实验 4：TMRTool 定制宏流程

实验介绍

本课程以实验为重点、为期 1 天的技术座谈，让您动手实践 TMRTool、设计验证、时序约束和器件实现。

每个实验练习都让您更了解根本概念，同时加强设计技巧，提高生产率。实验练习简述如下。

• 实验 1 - TMRTool 基本流程：将 TMRTool 与 ISE 整体设计流程结合，设置 XTMR 选项，输出 post-TMR 设计。
• 实验 2 - 时序约束和设计验证：更新 TMR 设计的时序约束，修改 post-TMR 设计验证的测试平台。
• 实验 3 - 性能和应用问题：权衡评估输出寄存器和双向 I/O，评估半锁存器移除的影响。
• 实验 4 - TMRTool 定制宏流程：根据严格的路径或功能模块的需求，创建用户定义的宏。代替 TMR 电路现有部分。重新运行仿真，保证 pre-TMR 和 post-TMR 逻辑和功能完整性。