高速存储器和处理器 I/O 的信号完整性

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课程介绍

了解信号完整性技术如何应用于Xilinx FPGA和半导体存储器间的高速接口。本课程将教授高速总线和时钟设计，包括传输线终端、加载、及抖动。您将采用CAD工具包实现IBIS模型和完全的仿真。其他内容还包括管理PCB和片上终端。课程包括讲演内容，还包括实际动手实验。

适应水平

中级

培训时间

2 天

课程对象

使用Xilinx解决方案的数字设计者、版图设计者或科学家、工程师和技术专家。还有 Xilinx 产品的终端用户，希望了解如何在不产生与时序、串扰、过冲或下冲有关的信号完整性问题的前提下，实现高速接口。

必备条件

• 最好具有 Xilinx FPGA 设计经验（相当于 FPGA 设计基础课程）

软件工具

• Mentor Graphics HyperLynx
• Cadence SPECCTRAQuest

获得的技能

完成这次培训后，您将获得：

• 识别何时信号完整性是重要和适当的
• 解释IBIS模型和改正一般的错误
• 使用合适的传输线终端
• 了解加载对信号传播的影响
• 减小抖动的影响
• 管理存储数据总线
• 了解选择PCB层叠的效应
• 片上终端和分立终端的区别

课程概要

第 1 天

• 简介
• 传输线
• 实验1:Mentor或Cadence
• IBIS模型
• 实验2:Mentor或Cadence
• 实验3:Mentor或Cadence
• 高速时钟设计
• 实验4:Mentor或Cadence
• SRAM要求
• 实验5:Mentor或Cadence

第 2 天

• PCB物理结构
• 片上终端
• SDRAM设计
• 实验6:Mentor
• 管理整个设计

实验介绍

注：实验着重展示了 Mentor Graphics 或 Cadence 流程。对个人培训，请向你的注册主任或销售联系人说明你需要的流程。对公共课程，教师将根据课程反馈决定流程。

Mentor实验

• 实验 1:打开合适的Mentor仿真器
• 实验2:信号完整性动手实验，观察反射和传播效应
• 实验3: 使用IBIS仿真器，研究基本的传输线效应
• 实验4: 使用存储的仿真信息进行功率计算也包括附加的时钟仿真
• 实验5: 观察传输线的耦合效应
• 实验 6: 演示如何使用EBD模型处理SDRAM模块

Cadence实验

• 实验1: 打开合适的Cadence仿真器
• 实验2: 分析一个简单的时钟网络
• 实验3:多点时钟网络引起的信号完整性效应
• 实验 4：串扰分析
• 实验5:地址和数据分析