性能设计

技巧评估
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课程信息

课程介绍

参加性能设计课程将帮助您创建更高效的设计。这一课程将帮助您在更小的 FPGA 中或更低的速度级别下实现您的设计，进而降低系统成本。另外，通过掌握本课程介绍的工具和设计方法，您将能够更快地创建设计、缩短开发时间，降低成本。

注：性能设计的必备条件之一是完成了下述 HDL 编码风格课程的学习。登录 www.xilinx.com/cn/education，并点击录制的在线学习链接查看这些录制的课件。

适应水平

中级

培训时间

2 天

课程对象

具备 HDL 中等知识，有 Xilinx ISE™ 软件工具经验的 FPGA 设计者

必备条件

完成了 FPGA 设计基础课程的学习或具有 FPGA 架构特性方面的同等知识；Xilinx
实现软件流程和实现选项；阅读时序报告；基本的 FPGA 设计技巧；全局时序约束和约束编辑器
HDL 基本知识（VHDL 或 Verilog）
深厚的数字设计背景
基本 HDL 编码技巧 REL（第1和2部分）
Spartan®-3 FPGA HDL 编码技巧 REL（第1和2部分）
Virtex®-5 FPGA HDL 编码技巧 REL（第1和2部分）

软件工具

带有 ISE 仿真器的 ISE Foundation™ 软件 10.1
ChipScope™ Pro 软件
Synplicity Synplify Pro 软件 9.2

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

描述获得时序收敛的流程
描述 Virtex™-5 FPGA 的结构特点
描述数字时钟管理器（DCM）和锁相环（PLL）的特点，以及如何利用他们来改善性能
通过复制寄存器和流水线改善性能
描述不同的综合选项及如何能提高性能
使用 CORE Generator™ 软件系统，创建并将内核集成进您的设计流程
在包含核的 FPGA 设计中运行行为仿真
使用时序分析器报告检查设计瓶颈
应用高级时序约束达到您的性能目标
使用高级实现选项提高设计性能

课程概要

第 1 天

复习 FPGA 设计基础
利用 Virtex-5 FPGA 资源进行设计
CORE Generator 软件系统
实验1：CORE Generator 软件系统
设计时钟资源
实验2：设计时钟资源
FPGA 设计技术
综合技术
实验3：综合技术

第 2 天

实现时序收敛
实验4：回顾全局时序约束
时序组和 OFFSET 约束
特定通道的时序约束
实验5：实现时序收敛
高级实现选项
实验6：性能设计
功耗估计（可选）
实验7：FPGA Editor 演示（可选）
ChipScope Pro 软件（可选）
实验8：ChipScope Pro 软件（可选）

实验介绍

实验1：CORE Generator 软件系统 - 创建内核，
将内核例示成 VHDL 或 Verilog 源代码，并且进行
行为仿真。
实验2：设计时钟资源 - 使用时钟控制向导
配置 DCM 和全局时钟缓冲器资源。
实验3：综合技术 - 体验不同的
综合选项并观察结果。此实验的各个版本都
适用于 Synplicity Synplify Pro、精密 RTL 和 Xilinx
XST 软件。
实验4：回顾全局时序约束 - 利用
约束编辑器来输入全局时序约束。
实验5：实现时序收敛 - 检查时序报告并
输入特定通道的时序约束以满足性能目标。
实验6：性能设计 - 仅使用实现选项来改善性能，
最优化结果。
实验7：FPGA Editor 演示 - 利用 FPGA Editor 来查看
设计并为内网添加探针。
实验8：ChipScope Pro 软件 - 为设计添加内部逻辑分析器
以便进行实时调试。