高级 FPGA 设计

技巧评估
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课程信息

课程介绍

高级 FPGA 设计解决了 ISE® 10.1 Design Suite 和 Xilinx 硬件最复杂的内容。在此次为期2天的培训中，7个实验提供了动手操作的经验，并且涉及 Xilinx 综合技术（XST）工具。本课程要求学习过 FPGA 设计基础和性能设计两门课程。最好具备 Verilog 或 VHDL 方面的知识，至少具备6个月的利用 Xilinx 工具和 FPGA 进行设计的经验。本课程中的演讲材料涉及 ISE 10.1 工具和 Virtex®-5 与 Spartan®-3E FPGA。

适应水平

高级

培训时间

2 天

课程对象

希望接受高级培训，利用 Xilinx 工具提高 FPGA 性能和利用率，同时提高生产率的工程师

必备条件

FPGA 设计基础
性能设计
强烈建议具备 VHDL 或 Verilog 方面的中级知识
至少具备6个月的使用Xilinx工具和FPGA的设计经验

软件工具

带有 ISE 仿真器的 Xilinx ISE Foundation™ 10.1 软件
ChipScope™ Pro 软件
Synplicity Synplify Pro 9.2 软件

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

通过 Tcl 命令行实现设计
在用户约束文件（UCF）内创建和编辑时序约束
确定源同步和系统同步接口所需的 I/O 时序约束与设计修订
通过使用 SmartGuide™ 技术或分区来保存设计结果
利用 Floorplan Editor 或管脚和区域约束编辑器（PACE）来创建区域约束
在 ChipScope Pro 工具中修改感兴趣的信号，以便利用 FPGA Editor 进行板级调试

预览

请观看录制的时序收敛流程在线学习模块，预览 FPGA 设计课程中讲授的这一概念。

课程概要

介绍
实验 1：实现时序收敛并查看全局时序约束
Tcl 脚本
实验 2：Tcl 脚本
UCF 编辑
实验 3：UCF
高级 I/O 时序
实验 4：高级 I/O 时序
SmartCompile 技术设计保存技巧
实验 5：SmartCompile 技术
有效的布局规划
实验 6：布局规划
FPGA Editor：查看并编辑已布线的设计
实验 7：高级 FPGA Editor

实验介绍

注：实验将以 Xilinx ISE 10.1 软件为基础。

实验 1：实现时序收敛并查看全局时序约束 - 利用约束编辑器来输入全局时序约束。
实验 2：Tcl 脚本 - 在 Tcl 脚本文件中写入 ISE 工具控制命令来实现设计。然后调整程序转换，从设计中获得最佳性能。
实验 3：UCF - 将约束直接写入 UCF 文件，来指导设计的性能结果。
实验 4：高级 I/O 时序 - 包含 I/O 接口的时序约束。分析时序失效，并确定修改来解决时序问题。修改设计来解决时序失效问题。
实验 5：SmartCompile 技术 – 利用 SmartGuide 技术和分区来保留一个迭代到下一个迭代的时序结果。
实验 6：布局规划 - 利用已布局约束实现设计，从而加强未布局设计的时序结果。
实验 7：FPGA Editor - 利用 FPGA Editor 来查看和编辑设计。迅速查找和交换感兴趣的 ChipScope Pro 工具核的信号。