| 本网页是专为向您提供先进而便捷的辅导资料模块而设计的。 本辅导资料模块旨在使您熟悉从设计输入到验证和调试的 Xilinx 设计流程（采用面向 Virtex 器件的 Watch 设计）。
对于 Foundation ISE（集成综合环境）3.1i 用户，一个完整的流程必需经过：
对于 Alliance 3.1i 用户，一个完整的流程必需经过：
- 设计输入模块（Exemplar、Synopsys、Synplicity）
- Alliance Implementation 模块
- 仿真模块（Cadence、Modelsim、Synopsys）
在设计输入模块中生成的设计文件可被用来在仿真模块和实现模块中执行辅导资料。不愿意仔细查看完整设计流程的用户可以通过下载针对每个模块的 PDF 辅导资料文件和设计文件来只选择和完成他们所感兴趣的模块。
如需获得除可自行调节进度的辅导资料以外的高级培训，请考虑参加一项培训课程或索取通过我们的客户教育服务提供的网络教学模块。
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Foundation ISE
Foudation ISE 3.1i Watch 辅导资料是一个采用 Foundation ISE 3.1i 工具的完整辅导资料。 该辅导资料包括三种设计输入格式（电路图、VHDL 和 Verilog），并涵盖了设计输入、综合、实现和仿真。
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Exemplar
Exemplar Watch 辅导资料是一种基于流程的辅导资料，它通过 Exemplar Leonardo Spectrum v2000.1a 来获取 Verilog/VHDL 设计文件，以进行综合。
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Synopsys
这些辅导资料是专为介绍 Alliance 3.1i XSI（Xilinx Synopsys 接口）在 Unix 平台上的设计流程而设计的。 Synthesis FPGA/Design Compiler Watch 辅导资料可l通过 FPGA/Design Compiler v1999.05 来获取 Verilog/VHDL 设计文件，以进行综合。 VSS Simulation Watch 辅导资料通过 Synopsys VSS 来获取 VHDL 设计文件，以进行 VHDL 仿真。 VCS Simulation Watch 辅导资料通过 Synopsys VCS 来获取 Verilog 设计文件，以进行 Verilog 仿真。
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Synplicity
Synplicity Watch Design 辅导资料是一个基于流程的辅导资料，通过 Synplicity Synplify 6.0.0 来获取 Verilog/VHDL 设计文件，以进行综合。
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Cadence
Cadence Watch 辅导资料通过 Cadence Verilog-XL 2.8 来获取 Verilog 设计文件，以进行仿真。
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Modelsim
Modelsim Watch 辅导资料是基于流程的辅导资料，通过 Modelsim EE/PE v5.3 来获取 Verilog/VHDL 设计文件，以进行仿真。
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Alliance Implementation
Alliance 3.1i Watch 辅导资料说明了用于 Watch 设计的 Alliance Series 设计实现流程中的步骤。该辅导资料假设您已经完成了Design Entry Watch Tutorials中的一个，并将采用在这些辅导资料中生成的网表。如果您尚未完成 Design Entry Watch Tutorial，则您可以采用下面的 Alliance 3.1i Watch 设计文件所提供的网表。
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