Virtex-5

This white paper defines the use and limitations of bit error ratio measurements when analyzing the performance of communications links.

This white paper defines IBIS models and describes how to use them to model I/O characteristics for Xilinx® FPGAs.

This white paper describes design techniques that improve signal integrity in Xilinx FPGAs.

This white paper explores solutions for implementing FIFOs in Virtex™-5 FPGAs.

This white paper examines the causes of jitter, jitter measurement techniques, and methods of managing jitter in digital systems.

This white paper updates the results from the 2005 Xilinx Rosetta experiments published in IEEE Transactions on Device and Materials Reliability, clarifies some open issues, and presents additional results for 90 nm and 65 nm technology nodes.

本白皮书介绍了一种大家很少注意到的设计技巧。该技巧可以让您的 FPGA 设计尺寸和性能发生重大变化。FPGA 触发器上的控制信号具有优先权。如果您能学会编写符合优先权要求的代码，结果就很有利了。为了解释重点，本白皮书提供了一些简单的 VHDL 和 Verilog 实例。

本白皮书全面介绍了各种主流数字电视标准，并简要介绍了 Xilinx 提供的针对电缆、卫星、地面和移动系统的相关前向纠错解决方案。

本白皮书讨论了使用 Xilinx Platform Studio 实现单芯片多处理器设计。

新型 Virtex™-5 架构基于具有双 LUT 功能的真正六输入 LUT，与同类架构相比，在资源占用率方面具有显著优势。本白皮书详述这些优势。

本白皮书介绍了与使用传统的单电阻方法选择散热器有关的潜在不准确性问题，并推荐了一种基于器件数据手册中 θ-jc 和 θ-jb 的更准确的双电阻 (2-R) 方法。

本白皮书面向系统和板设计者，着重讲述了 Xilinx Platform Flash PROM 如何简化 FPGA 配置设计。

本白皮书对 Xilinx Virtex™-4 和 Virtex-5 FPGA 系列的固有与实施标准安全特性做了重点解释，两系列赢得了政府及商业机构的信赖。

本白皮书专门介绍了 65 nm FPGA 的功耗。

本白皮书讨论了各种存储器接口控制器设计所面临的挑战和 Xilinx 的解决方案，包括如何使用 Xilinx 软件工具和经过硬件验证的参考设计来为您自己的应用（从低成本的 DDR SDRAM 应用到像 667Mb/s DDR2 SDRAM 这样的更高性能的接口）设计完整的存储器接口解决方案。

本文以新型 ExpressFabric™ 技术为重点，说明用 Virtex™-5 系列构建模块所能达到的性能水平。 这里描述了此项新技术的主要功能，包括新型 6 输入 LUT。

当将代码从原来的设计移植到 Virtex™-5 平台 FPGA 中时，需要解决某些考虑因素。本白皮书确定并详细介绍了适当的移植指南。

本白皮书讨论了 Virtex™-5 系列 FPGA 高级封装方法为应用设计工程师所带来的一些优势。

本白皮书提供了修改 FPGA 环境、特性和工具选项以便优化系统设计功耗，进而削减热和功率元件成本，提高整个系统的可靠性方面的设计技巧。

This white paper covers the different kinds of IIR filters and structures, and, with the use of The MathWorks® tools, shows how these structures can be mapped to the Xilinx® FPGA architecture.

This white paper examines alternate uses of available block RAM in Virtex® and Spartan® FPGAs.

本白皮书讨论了 Xilinx FPGA 的信号分析要求和印刷电路板设计方法。

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.

This white paper explores the factors of PCI Express® technology and how they affect the performance of a system. This document also provides performance results from two systems that use the Xilinx® Endpoint Block Plus Wrapper for PCI Express in the Virtex®-5 FPGA Integrated Endpoint Block for PCI Express designs.

This white paper examines the industry's urgent need for higher rate interfaces (particularly 100 GbE), the important risks and concerns that a system architect has when adding 100 GbE to a platform, and several implementation options that show how FPGAs are uniquely positioned to handle these challenges.

This white paper describes the steps necessary to analyze your design's power requirements using the Xilinx® Power Estimator.

本 Virtex™-5 应用指南描述了 SFI-4.1 接口 16 通道的 SDR 源同步 LVDS 接口。 发射器需要 16 对 LVDS 用于数据传输和一对 LVDS 用于传递时钟。 接收器也需要 16 对 LVDS 用于数据传输，一对 LVDS 用于源同步时钟输入。这里对接收器的时序进行了深入的介绍，而且参数是从硬件上得到的。

本应用指南描述了如何将 Texas Instruments (TI) ADS6000 系列、带有串行化 LVDS 输出的高速模数转换器 (ADC) 器件与配置成 LVDS 输入的 Virtex™-4 或 Virtex-5 I/O 接口。

本应用指南描述了 16 通道源同步 DDR LVDS 接口。 本设计利用了 Virtex™-5 I/O ChipSync™ 功能特点，调整了为各个器件在初始化、补偿与制造工艺相关的歪斜而创建动态建立/保持时序的接收机数据通路。 本接收机以 1:8 的解串速率工作在 16 个数据通道上。

本应用指南描述了 16 通道源同步 DDR LVDS 接口。 本接收机以 1:6 的解串速率工作在 16 个数据通道上。 与 XAPP855 类似，设计也包含实时窗口监视电路以实现更多性能。 本参考设计在工作中动态地校准并补偿了初始化时与工艺、电压和温度 (PVT) 有关的歪斜。

本应用指南介绍了如何使用 Virtex™-5 器件连接通用 I/O (CIO) 双倍数据速率 (DDR) Reduced Latency DRAM (RLDRAM II) 器件。

描述了用于 RAID6 奇偶生成/数据恢复控制器的硬件加速器，以及 ECC 和 MIG DDR2 控制器。