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有关高性能 90 nm FPGA 能否具有最低功耗的讨论日渐升温。 整个行业正在 90 nm 工艺处经历一个重要的拐点，即性能与功耗和热预算形成竞争。 客户希望性能尽可能高，但有关选用哪种 FPGA 的决策却越来越多地取决于哪种器件消耗最少的功耗。
功耗过大会在很多方面造成费用过高。 会产生对特殊设计和操作性考虑事项的需求 包括从散热器到风扇再到复杂热交换的各种问题。 甚至还要考虑大电源所带来的成本。
也许最重要的问题就是功耗过大对可靠性的影响。 随着结温的升高，晶体管消耗更多功率，从而进一步提高器件温度。 不用多想，这一现象势必导致散热问题。 结温从 85℃到 100℃的连续工作系统将威胁器件的可靠性。
很幸运，赛灵思® 早在三年前 SpartanTM-3 FPGA（采用 90 nm 工艺的第一个赛灵思 FPGA 系列）的早期开发阶段就遭遇了这一 90 nm 拐点的首次显现。 赛灵思立即着手开发新途径来应对 90 nm 工艺引发的这一内在功耗问题。 于是，当更高性能的 VirtexTM-4 系列于 2004 年 9 月推出时，赛灵思相信新系列将在 90 nm FPGA 中同时提供最高的性能和最低的功耗。
在 FPGA 中降低功耗
功耗有两个主要分量：静态功耗和动态功耗。 每个分量造成一种特有挑战。 对 90 nm FPGA 来说，最具挑战性的分量是静态功耗。
静态功耗
静态功耗是指即使设计未执行任何功能也会浪费的待机功耗。 它是由 FPGA 内晶体管的泄漏电流引起的。 每次新工艺使晶体管尺寸越来越小，而泄漏电流则随晶体管尺寸变小而增大。 这一原理是造成 90 nm 工艺经历此一重要拐点（图 1）的主要原因之一。
静态功耗在90nm工艺中将首次有机会比动态功耗还要大。 随着工艺尺寸变小，内核电压降低，寄生电容减小；因而，尽管伴随新工艺的进步频率增大了，而动态功耗的上升速率却下降了。 相反，在 0.25 μm 以下，静态功耗却随着每种新工艺的出现而呈现出指数性增长。
这正是该拐点对 FPGA 而言真正成为关键因素的原因，也正是赛灵思建立起实质性领导地位的原因所在。 晶体管越小速度越快，但泄漏也更大。 较厚的栅氧化层可以降低泄漏，但也同时降低了性能。 然而，与 ASIC、ASSP 以及微处理器不同，赛灵思 FPGA 并不需要所有晶体管都以最高速度执行开关操作。有 很大数量的晶体管用于构成配置存储器单元，以实现可编程逻辑，而导通晶体管则用于实现可编程互连线。 配置存储器单元不需要速度很快，可编程互连晶体管只需要从源极到漏极较快即可，且不必受栅极控制。 这些因素使得赛灵思能够有选择地增大栅极氧化层厚度以减小泄漏电流，而不损害性能。
Virtex-4 FPGA 整合了一种称为三极栅氧化层技术的新工艺方法来解决静态功耗问题。 虽然该三极栅氧化层仍然很薄，但这些晶体管比在 Virtex-II Pro FPGA 以及 Virtex-4 FPGA 的各种其他部分当中使用的标准薄氧化层晶体管显示出低得多的泄漏。
此外，赛灵思还优化了大量其他晶体管参数（包括 VT），以便在 I/O、配置存储器、互连导通晶体管以及逻辑和互连缓冲器之间平衡性能和泄漏。 图 2 显示 Virtex-4 FPGA 比其前任产品 130 nm Virtex-II Pro FPGA 少消耗了 50% 的静态功耗。 我们相信，在 这是FPGA历史上第一次静态功耗在向一种新的、尺寸更小的工艺节点迈进时随之减小。
动态功耗
FPGA 中动态功耗的三个贡献因素分别为内核电压 (V)、频率 (f)、和寄生电容 (C)。 此外，动态功耗还与数据翻转速率 (k) 成正比。 幸运的是，内核电压和电容随每次新工艺节点而下降，从而降低了动态功耗。 相反，提高设计的工作频率将提高动态功耗。 此处适用的著名动态功耗公式为：
P = k * CV2f
在 FPGA 中降低动态功耗的一个主要机会领域在于一个设计使用嵌入式功能的方式。 嵌入式功能实现为硬连线功能，而不是可配置逻辑块和可编程互连，因而消耗较少的静态功耗和动态功耗。 硬固定逻辑使用的晶体管数量比可编程逻辑要少得多。
此外，由于硬连线嵌入式功能中没有可编程互连晶体管，因而进一步降低了动态功耗。 这些硬 IP 核占用少得多的资源，可大大提供性能，同时比具备同样功能的软 IP 版本减少 80-95%的功耗。 另外通过使这些硬 IP 核可编程化和参数化，您可以维持 FPGA 所固有的灵活性。
赛灵思在 Virtex-4 FPGA 中提供的硬 IP 核功能包括：
- 450 MHz PowerPCTM 处理器，可用于所有微控制器和嵌入式处理应用，并带有一个用于硬件加速的 APU（辅助处理器单元）接口
- 500 MHz XtremeDSPTM 切片，可用于简单的数学和滤波器功能以及复杂的高性能 DSP 功能
- 500 MHz 数字时钟管理器 (DCM) 和相位匹配时钟分频器 (PMCD)，支持时钟综合、时钟管理以及相位匹配
- 每个 I/O 内有一个 ChipSyncTM 块，并配有一个内置 SERDES 和具备数据对准功能的硬核，以简化存储器、网络以及电信应用中的源同步接口
- RocketIOTM 收发器 (622 Mbps- 10.3125 Gbps) 及内置物理编码子层 (PCS) 和物理介质附属子层 (PMA)
- 三态以太网 MAC (10/100/1000 Mbps)，可直接与 RocketIO 收发器接口
- 智能 RAM 存储器，包括分布式 RAM 和 18 Kb 块 RAM 每个块 RAM 拥有可将 RAM 转换成 FIFO 的内置 FIFO 逻辑，并带有内置纠错编码 (ECC) 电路
除了与将这些常用的块转为硬 IP 相关的显著优点以外，您绝不可小觑赛灵思高级硅片组块模块 (ASMBL) 架构对 Virtex-4 功耗优势做出的内在贡献。 因为三种 Virtex-4 平台——LX、FX 和 SX——中的每一种用于满足一个特定应用领域（逻辑、嵌入式处理、和信号处理）的独特需求，因此它们在逻辑单元、存储器、I/O、DSP、和处理器之间的标准比例已专门针对该领域做了优化。 因此，Virtex-4 器件是功耗面向领域优化的第一款 FPGA。
最终市场功耗要求
在静态功耗（归因于三极栅氧化层技术）和动态功耗（采用嵌入式硬 IP）方面同时取得巨大节省，您可能想知道这一切对您的设计到底有什么意义。 最简单的例子往往能提供最佳的观点。 在 Virtex-4 器件中使用等量的通用逻辑和存储器以及最接近的竞争器件的同等密度，在不考虑其他嵌入式 IP 的情况下，Virtex-4 FPGA 可节省功耗 1-5W（参看图 3）。 但是如何将这些转化为实际应用中可测量的优点呢？
功耗预算
每个产品都会有功耗预算，这种预算受标准、成本目标、以及可靠性要求推动。 由于功耗和温度相关，因此满足工作温度目标同样也很重要。 系统架构师拥有系统级的具体功耗预算——每个电路板以及电路板上所用器件的功耗。 使用高性能 FPGA 的市场，如有线和无线网络、存储/服务器、汽车、以及航空/国防领域等，同样具有积极的功耗预算。 我们来讨论一些必须采取紧张功耗预算的应用。
有线网络：城域集中(Metro Aggregation)
城域集中是指城域网 (MAN) 内接入连接在中心局 (CO) 处的集中。 每个 CO 内的设备必须连续工作，对运行成本以及电源和空调系统的有效容量造成严重负担。 设备厂商采取的有助于降低总功耗的任何措施都相当于是对服务提供商的莫大好处。
城域集中设备机架中每个卡的功耗预算一般平均为 20-30W。 这些电路板中使用的 FPGA 每个消耗 4-5W，很多设计要使用多个 FPGA。 例如，一个多业务提供平台线路卡和 FPGA 的功耗预算包括：
- 12-端口 DS3 卡：30W；FPGA = 4- 5W
- 4-端口 OC-3 卡：28W；FPGA = 4- 5W
- 12-端口 10/100 Base-T 卡：50W；FPGA = 4- 5W
- 32-端口 T1/E1 卡：9 W；FPGA = 2-3W
在这些应用中使用 Virtex-4 FPGA 将为服务提供商的运行成本带来极大好处。 与竞争 90 nm FPGA 相比，每个 Virtex-4 FPGA 可节省 1-5W。
有线网络：城域接入 (Metro Access)
与部署在 CO 内的城域集中设备不同，城域接入设备位于网络的边缘。 它部署在户外，气流有限，空调根本没有。 示例系统有无源光网络 (PON)、数字环路载波 (DLC)、以及电缆调制解调器终接系统 (CMTS)。 这些系统常常在远远高于 85℃ 的温度下连续工作，结温高达 100℃。晶体管泄漏电流 （因而静态功耗） 随温度而上升。 因此，该领域设备厂商受到苛刻功耗预算（每个卡 10 到 12W，每个 FPGA 器件 4 到 8 W）约束，以确保可靠性。
对于这些对功耗如此敏感的应用，节省哪怕 0.5W 就可能让一个设计工作起来。 Virtex-4 器件每个 FPGA 可节省 1-5W，为设备厂商和服务提供商均带来极大好处。
无线基站
得益于快速部署和低创建成本，蜂窝电话市场的增长已经超过固定电话网络的增长。 服务提供商可对无线设备功耗降低在缓解可靠性问题（由部署基站的户外环境所引起）以及降低运行成本方面的价值再一次进行评估。
服务提供商运营一个拥有 35000 个单元的典型无线基站网络每年仅在用电方面就可节省超过 1 百万美元。 请考虑以下功耗预算：
- 16 个线路卡/基站；1 个 FPGA/线路卡
- 功耗预算/线路卡 = 20W
- FPGA 功耗预算 = 6W
按使用 Virtex-4 FPGA 可降低 2W 功耗的极端保守估计，服务提供商将实现每个基站节省 32W 功耗，整个网络总计将节省 1120 千瓦。 按照 10¢/KWh，网络中的 35000 个基站将每年节省约 100 万美元。 每个基站减少 32 瓦，将使制冷设备成本、备用电池成本、以及电源和电源管理成本等资本支出下降，从而影响服务提供商的总收支。
结论
以最低成本提供最高性能的战斗已经成为 FPGA 演进的中心舞台。 如今，客户同样需要最低的功耗成本。 功耗节省影响各种预算，无论是技术上的还是财务上的。 产品的被接受度、可靠性以及盈利性越来越多地依赖于电源效率，正如它们对性能的依赖程度一样。 除了提供强大的特性集外，Virtex-4 FPGA 还展示了真正的功耗节省优势。 当然，FPGA 市场的竞争不会以 90 nm 器件为终点。 随着向 65 nm 节点和更低节点的迁移，引人注目的新情况将随之出现。
对赛灵思来说幸运的是，采用三极栅氧化层技术的一项内在价值就是它可以随着每种新工艺很好地伸缩。 至于适当的嵌入式硬 IP，实际上是一种业界公理。 赛灵思整合了适当数量的可编程嵌入式 IP 与可编程逻辑，使整个解决方案更加灵活，具有更高的性能和更低的功耗。 从长远观点来看，客户将只会使用能够提供最佳性能和功耗的平台 FPGA。
有关功耗预算、研究会/辅导班、白皮书、以及功耗分析/优化工具等的更多信息，请访问：www.xilinx.com/cn/virtex4/lowpower。
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