信号完整性的问题与试图在熙熙攘攘的贸易展览会上与人交谈的情形非常相像。 如果您以及您的交谈对象位于展厅的一个安静的角落，周围是一些精细美观的垫料隔板，而且附近也并无太多其他人，那么就不会出现什么问题。 而当您试图在展览场地的中央进行同样的谈话时，由于周围有数以百计的参展者，有来自邻近展台的噪音，而且没有用于阻断或吸收这些吵杂声响的隔板，因此您的交谈就将遇到麻烦。

回想过去进行逻辑设计的那些好时光，我们那时并不需要对信号完整性给与太多的考虑。 我们仅仅采用5V电源、直接穿过电路板的双列直插封装、以及工作频率最高只有5MHz的高速微处理器。

那时，只要你对电路板布局稍加注意，并在靠近每块芯片的地方安置一个合适的旁路陶瓷电容器，你就可能无须再担心信号完整性问题了。 “1”始终是“1”，“0”始终是“0”。 即使信号上存在100mV的噪声，也远远不足以改变其逻辑电平。

而如今，设计人员正身处夹缝之中：一方面，他们要不断提高位速率、加快信号沿变化速率和提高时钟速度；另一方面，他们必须采用各种新技术来降低工作电压、减小封装尺寸和球栅间距，并在更小的电路板空间内放置更多的元件。

当今的信号完整性
让我们来看一下当前的源同步接口。 DDR和QDR内存接口速度正在快速提高，DDR2内存的速度已超过 500 Mbps。 位速率越来越快，而总线宽度也在不断增加。 位速率的提高带来了信号边沿速率的提升，目前这一速率已达到仅需几百皮秒（ps）的水平。

虽然说速率越高越好，但同时也需要解决一些问题。 尽管寄生电感和电容在低速条件下对整体的影响并不太大，但随着速率的提高其重要性骤然凸显出来。 由寄生效应所引发的噪声是一个值得关注的重大问题。 当前，在FPGA中具有几百个同时执行开关操作的I/O是很常见的，这就会产生很高的同步开关噪声（SSN）电平。 这将会对您的系统造成多方面的影响，尤其是所引发的抖动问题，很有可能会减小您的时序余量，甚至导致系统故障。

您不能放任自己对信号完整性问题置之不理，并侥幸地以为自己的系统能够达到设计所希望达到的工作性能。 您或许会被迫降低时钟频率，只是为了让您的系统能够正常运行，或者不得不重新设计整个电路板，以纠正信号完整性问题。

您拥有哪类完整性？
拥有出色的信号完整性常常意味着需要控制逻辑信号上的干扰噪声。 噪声一般分为以下两大类：

• 与电平相关的噪声将影响信号的逻辑电平。 如果噪声足够大，则信号就有可能越过阈值而从一种期望的逻辑状态变至某种不希望的逻辑状态，并波及其他逻辑电路。
• 与时间相关的噪声（即抖动）将影响信号跃迁的位置，并造成用于数据采样的建立/保持窗口被破坏，从而导致不正确的数据被采样并在系统中传播。

控制噪声
对于信号完整性而言，设计精良的封装是至关重要的。 系统中的噪声源很多。 如果噪声源在电路板上，那么一旦您发现问题之所在（这可能需要经历一个费时费力的调试过程），将会有一些可能的解决方案。 如果问题出在封装内部，那么您的选择余地就变得很小（甚至根本没有选择），只能同过修改设计、更换供应商或部件来解决问题。 这是一个相当耗时的过程，会极大地影响产品收益。 为此，必须采用一种设计精良的低电感封装。

当信号速度很低时，短信号通路不会改变信号的特性。 如今，随着信号上升时间低至仅为数百皮秒（即位周期只有几个纳秒），信号的频率分量已达到了GHz级。这样一来，即便是非常短的信号通路（比如：封装走线）也会对信号产生影响。

对于每一条信号线，都有一条用于回流电流的返回路径。 对于单端信号，这些返回路径通常是GND或VCC参考平面。 为了维持一条50Ω的传输线，应把回程线路布置在紧靠信号的地方。

虽然PCB走线的影响不大，但对过孔您必须给予密切关注。 对于大型FPGA而言，中断区域（也就是封装焊球与PCB之间的面积）极其重要，因为它汇集了大量的信号通路。

SSN通常表现为“地弹”，其起因可能是两种不同的现象。

其一：由过孔-场串扰所引起的噪声是环路电感的一个函数，而环路电感则是地/电源基准引脚位置与信号引脚接近度的一个函数。 距离基准引脚较远的信号引脚更容易受到噪声的影响。 当该区域中的多个I/O同时进行开关操作时，这个问题将进一步加剧。 在封装中正确地分配地/电源和信号引脚是极为重要的，换句话说就是要实现一种良好的引脚结构。

其二：使FPGA具有一个干净的电源对于保持信号完整性来说也是至关紧要的。 当VCC值降至1.2V时，噪声余量将被减小。

另外，电源轨中的任何噪声都会转变为输出端上的抖动，从而缩减可用的时序余量。 由于噪声的大小取决于封装电感以及同时进行开关操作的I/O的数量，因此，最佳的信号传输需要采用一种品质优良的低电感封装。

解决SSN难题
能够解决SSN难题的一种封装是Xilinx® VirtexTM-4 FPGA封装。 最明显的是，该封装可在高速单端接口上实现更加优越的噪声性能。与诸如LVDS等差分接口相比，单端接口更容易遭受噪声的干扰。 总噪声的80%左右都是由封装的引脚结构决定的。 Virtex-4 FPGA封装利用一种平铺布局（它是一个由信号、地和电源引脚组成的规则阵列，被称为SparseChevron引脚布局）实现了最佳的引脚分配(图 2)。

该封装的信号-地-电源引脚数目之比为8:1:1。 由于作为回程通路使用时，电源和地引脚同等有效，因此，该封装实际上具有一个4:1的信号-回程引脚比。 而且，还对引脚进行了适当的分配，以使每个信号引脚都与一个回程引脚相邻，从而确保回程环路的最小化。

此外，由于该封装在所有给定的面积内均布置了大量的回程线路，因而为回流电流提供一条低电感通路。 这种引脚结构还可把来自噪声源的噪声限制在一块较小的面积之内。这样，噪声源所产生的影响将会随着距离的增加而迅速减弱。 由于串扰噪声是累积的，因此这将导致总SSN的下降。

简化信号终端
片上终端（有源终端）免除了外部元件，并可把终端放置在离相关部件（驱动器或接收器）最靠近的地方。

为了维持理想的50Ω传输线阻抗，常用的设计惯例是在每个信号上都设置终端电阻器。 当存在几百个信号I/O时，这就意味着会有好几百个外部终端电阻器。 在电路板上安放这些电阻器并实现它们与电源和接地平面的连接时，所面临的物理挑战并非微不足道。

Virtex FPGA中使用的Xilinx Controlled Impedance Technology（受控阻抗技术，XCITE）片上有源I/O终端解决了与信号终端有关的诸多问题。 XCITE为单端和差分终端提供了同样的并行和串行选项。 阻抗是采用一个内部基准电压来控制的，并在所有I/O引脚上都可提供。 这种有源终端提供了温度和电压的自动补偿；可把终端置于其所属的缓冲电路的内部；并通过取消数以百计的分立电阻器而节省了板级空间和成本。 图 3说明了采用传统型终端技术和Xilinx XCITE DCI终端技术分别实现的简化电路板布局和信号走线通路。

电源平面完整性
电源和接地平面对于维持FPGA设计中的信号完整性来说是很重要的。 为了在感兴趣的频率范围内保持特征阻抗（Zo），单端信号的参考平面应该具有非常低的阻抗。

否则，结果将是阻抗突变，从而引发因反射所致的抖动。 此外，噪声功率和接地平面还会对芯片上的电路性能产生影响，进而造成抖动的增加。 应当设计具有连续的电源和接地平面的封装，以最大限度地减小阻抗，这一点很重要。

一般来说，PCB设计师采用去耦电容器来滤除噪声并维持一个干净的电源。 为了降低高频噪声，应把去耦电容器布置在靠近噪声源的地方。 先进的ASIC和FPGA在封装内部配备了低电感去耦电容器，用来帮助清除电源噪声。

针对信号完整性问题的补偿方法
改善系统的信号完整性将扩大到达FPGA I/O引脚的高频信号数据的有效窗口（“眼”）。 然而，这只完成了任务的一半。 如图 4中的533Mbps DDR2 SDRAM实例所示，即使是优秀的设计也会发生数据有效窗口收缩的现象。 输入电路必需能够把时钟同收缩的数据有效窗口的中心点对准，以此来捕获数据。

Virtex-4 FPGA在每个I/O块中都采用了独特的ChipSyncTM技术，从而使得数据捕获更加容易和可靠。 它包括一个精准的延迟（被称为“IDELAY”），用于生成使数据与FPGA时钟中心对准所需的抽头延迟。 存储器选通信号边沿检测逻辑电路（含于I/O块当中）采用该精准延迟来检测存储器选通脉冲的边沿（由此可计算出脉冲的中心）。 对数据进行一定的延迟（延迟量是第一个信号边沿和第二个信号边沿之间的延迟抽头的数量）可使数据窗口的中心与FPGA时钟输出的边沿对准。 由该精准延迟块所生成的抽头延迟可使数据和时钟脉冲的对准精度在75ps以内。

ChipSync技术还利用嵌入式SERDES块（它对并行接口进行串化和并化处理，以使数据速率与内部FPGA电路的速度相匹配）简化了差分并行总线接口的设计。 此外，该技术还提供了每位/每通道的去歪斜处理，以增加设计余量，从而简化诸如SPI-4.2、XSBI、SFI-4以及RapidIO等接口的设计。

结论
信号完整性是当今高速设计中的一个关键问题，而且，随着越来越多的高速信号被整合到日渐狭小的板级空间中、封装密度的不断增加以及焊球间距的日益缩小，它将继续受到人们的重视。

信号完整性问题会对电压域和时域产生影响，组合起来将使系统的可用数据有效窗口变小。 如果该问题变得足够严重，则系统有可能完全不工作，或者极不可靠，从而不得不对系统进行昂贵而耗时的重新设计。

也许您永远不可能完全消除一个高速系统中的信号噪声。 但是，留意几个关键区域将能够最大限度地降低噪声或调整时序，从而避免牺牲系统性能。 这包括采用设计精良的低电感封装；采用具有内置电源去耦功能的器件；在必要的场合采用有源信号终端；以及选择能够调节数据有效窗口和时钟之间关系的器件。

如需了解更多信息，请访问：www.xilinx.com/signalintegrity。

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