设计输入

ISE™ Design Suite 为系统采集提供了完整的环境，包括 HDL 与原理图输入、HDL 语言模板、状态图、IP 核布局与重用、用于配置高级芯片特性的 Architecture Wizards、布局规划、高级设计分析及系统级设计，而可选生产率工具更是进一步提升了设计输入的功能。

• 交互式时序收敛（Interactive Timing Closure）
  提供了一个虚拟“时序收敛平台（Timing Closure Cockpit）”，帮您以比以往任何时候都快的速度调试和解决时序问题。

• 项目浏览器（Project Navigator）
  将工具集成度最大化，具有直观的图形界面，可以利用基于设计流程的方法加快项目完成速度。

• PlanAhead™ 设计分析工具
  通过利用物理设计来简化逻辑综合，我们的可选层次化 Floorplanner 和设计分析工具可以缩短您的设计时间，并提升设计性能。

• System Generator for DSP
  System Generator for DSP 是 Mathworks MATLAB®/Simulink® 仿真工具的可选插件，提供了高级设计输入和系统抽取，只需按动按钮就可以自动将其编译成 FPGA。

• PACE
  简化复杂的引脚管理和区域约束定义过程。

• CORE Generator™ 系统
  CORE Generator 提供了用于实现通用功能的、优化的、预定义的构建模块和 IP 集 - 简化设计，并加快项目完成速度。

• Floorplanner
  图形布局工具，能够实现对 FPGA 内详细设计布局的“拖放”控制。

• Architecture Wizards*
  通过参数化的、基于 GUI 的、可输出完全可编辑的 HDL 代码的接口，访问高级芯片功能。

• RTL 查看器/工艺查看器*
  在简便易懂的、基于模块的原理图内显示预综合或后综合实现结果。

• 宏生成器*
  通过创建即刻可用的具有可重复性能的宏，实现设计重用，并能提高生产率。

• 约束编辑器*
  通过快速引导设计者熟悉时序约束创建的流程（而无需理解复杂的 syntax），可以简化时序驱动设计，

• 状态机编辑器*
  只需几分钟即可实现从概念到综合的状态机设计。

• 原理图输入*
  原理图创建与连接得到了整套门级和 RTL 级设计支持的图形符号库的支持。

• 语言模板*
  优化的、简便易用的 Verilog 或 VHDL 语言模板，可轻松插入到您的 HDL 源文件中。

• HDL 编辑器*
  利用我们的内容敏感型语言编辑器创建并编辑 Verilog 或 VHDL 源代码。

* 了解其它信息，请查看技术文档。