已经利用业内公认的测试平台（进行了 600 万多个独特的 PCI 周期的仿真）对 PCI™ LogiCORE™ 发起方/目标方核进行了全面验证。我们还将我们的发起方/目标方核同 FPGA 一起进行了特性测试，不仅验证了最大时序，还验证了最小时序和保持时序。然后，在我们知道满足了时序约束条件后，我们采用了独特的 Smart-IP™ 技术，来保证您在每次实现该核时，都可以达到相同的时序和功能。由于带有分段布线的常规 FPGA 架构采用了一个模块化核心架构（在那里，FIFO、DMA 通道和独特的后端逻辑同该核分离开来），所以您的设计不会影响 PCI 接口时序。